Pada rangkaian percobaan di atas terdapat 2 jenis flip flop yaitu D flip-flop (kiri), dan J-K flip-flop(kanan). Masing masing jenis flip flop tersebut memiliki kondisi tersendiri.
Untuk D flip flop :
Input pin S terhubung ke B1 dengan logika 1, input pin R terhubung ke B0 dengan logika 1, sedangkan untuk input pin D dan Clock tidak dihubungkan. output Q dan Q' terhubung ke logicprobe.
Input S terhubung ke saklar B1, B1 menyala sehingga arus mengalir dari Vcc ke input S sehingga S berlogika 1, karena input S active low, maka input S tidak aktif. Input R terhubung ke saklar B0, B0 menyala sehingga arus mengalir dari Vcc ke input R sehingga R berlogika 1, karena input R active low, maka input S tidak aktif. Pada tabel kebenaran R-S flip flop, apabila input R dan S tidak aktif maka, output yang akan muncul adalah tetap, tidak berubah dari output sebelumnya, apabila tidak ada output sebelumnya, maka output awal akan ditentunkan. Pada proteus ditentukan bahwa output awal nya adalah Q = 0, dan Q' = 1, maka output yang akan didapatkan adalah Q = 0, dan Q' = 1.
Untuk J-K flip-flop :
Input pin S terhubung ke B1 dengan logika 1, untuk pin R terhubung ke B0 dengan logika 1, untuk input J terhubung ke B2 dengan logika 1, untuk pin K terhubung ke B4 dengan logika 1, untuk pin CLK terhubung ke Clock, untuk output Q dan Q' masing masing terhubung ke logicprobe.
Input S terhubung ke saklar B1, B1 menyala sehingga arus mengalir dari Vcc ke input S sehingga S berlogika 1, karena input S active low, maka input S tidak aktif. Input R terhubung ke saklar B0, B0 menyala sehingga arus mengalir dari Vcc ke input R sehingga R berlogika 1, karena input R active low, maka input R tidak aktif. Kedua input S dan R tidak aktif maka selanjutnya dilihat pengaruh input J dan K. Input J terhubung ke saklar B2, B2 menyala sehingga arus mengalir dari Vcc ke input J, sehingga J berlogika 1. Input K terhubung ke saklar B4, B4 menyala sehingga arus mengalir dari Vcc ke input K, sehingga K berlogika 1. Menurut tabel kebenaran, apabila kedua input aktif, maka output akan berlawanan dari output sebelumnya. Hal tersebut akan terjadi apabila input tersebut ditrigger dari sinyal clock, pada J-K flip-flop 74LS112 clock nya adalah active low. Jadi, apabila clock berubah dari logika 1 ke logika 0 maka output akan berlawanan dari output sebelumnya.
Tidak ada komentar:
Posting Komentar