Percobaan 1 Kondisi 23 Modul 2
J-K Flip-Flop
Seperti yang diketahui bahwa J-K flip flop adalah pengembangan dari R-S Pada rangkaian J-K Flip-Flop kondisi terlarangnya hilang atau ditiadakan. Pada inputan R-S terdapat bulatan kecil yang menandakan bahwa inputan ini bersifat aktif low atau akan aktif saat berlogika 0. sesuai dengan kondisi yang telah dipilih bahwasannya input masukan pada R berlogika 0 dan S berogika 1, maka R-S Flip-Flop akan aktif karena R-S Flip-Flop bekerja pada aktif low dan mengakibatkan J dan K tidak aktif, maka apapun yang dilakukan pada input J dan K tidak akan mempengaruhi output dari rangkaian tersebut (secara otomatis bagian J-K tidak diperhatikan). Berdasakan inputannya tadi maka disini yang aktif itu adalah kaki reset, yang mana jika kaki reset aktif, maka akan menghasilkan output pada kaki Q berlogika 0 dan pada kaki Q’ berlogika 1. Dan hal ini sesuai dengan tabel kebenaran RS flip flop.
D Flip-Flop
Selanjutnya pada rangkaian sebelah kiri yang merupakan rangkaian D Flip-Flop, sesuai dengan kodisi dimana input B5= don’t care dan B6= clock, sehingga pada B5 ini kita misalkan berlogika 0, maka apabila berlogika 0 yang akan menghasilkan output 0 atau akan aktif low, Hal ini mengakibatkan D tidak aktif, apapun yang dilakukan pada input D tidak akan mempengaruhi rangakain atau outputnya.untuk keluaran dari reset adalah 0 dan 1 dan hal ini sudah sesuai dengan tabel kebenaran
Tidak ada komentar:
Posting Komentar