Laporan akhir 3 modul 2





Laporan Akhir 2
Percobaan 2a dan 2b Modul 3

1. Jurnal[Kembali]









2. Alat dan Bahan[Kembali]

Jumper
Gambar 1. Jumper

Panel DL 2203D 
Panel DL 2203C 
Panel DL 2203S
Gambar 2. Modul De Lorenzo




3. Rangkaian[Kembali]






4. Prinsip Kerja[Kembali]

Pada IC 74LS90 ini terdapat 2 inputan clock yang mempengaruhi/mengirimkan sinyal menuju IC 74LS47 yang mana akan merubah output dari IC 74LS90 yang berupa sinyal dan akan ditampilkan pada logicprobe. Tiap saklar yang di hidupkan atau berubah inputan 1/0 akan mempengaruhi output pada IC 74LS90, lalu akan menuju input seven common anoda segment dan akan di ubah sesuai sinyal/input yang masuk, dan outputnya akan berupa angka pada seven common anoda segment.


5. Video Percobaan[Kembali]





6. Analisis[Kembali]

1. Analisa kenapa output percobaan 2a mengcounter tidak beraturan ?
Diketahui pada percobaan 2a, pada rangkaian IC 74LS90 dan IC 7493 clock A dan B ada di satu Sumber clock yang sama sehingga output Kedua IC counter 74LS90 dan 7493 tidak beraturan, ini karena clock mempengaruhi kedua CKA and CKB dari masing2 counter yang membuat mereka aktif bersamaan. Ketika ini terjadi counter menghitung dari tiga, enam, dan seterusnya. Ini disebut dengan lompat tiga.

2. Analisa kenapa output percobaan 2b dapat mengcounter secara beraturan?
Pada percobaan, CKB dari counter dihubungkan ke output dari CKA. Hal ini menyebabkan output dari CKB dipengaruhi oleh CKA, karena itu ketika menjalankan rangkaian counter akan menghitung dari 0,1,2,3 secara beraturan hingga batas maksimum nya yang kemudian akan reset ke 0 dan menghitung kembali.

3. Analisa kenapa output pada percobaan 2b pada IC 74LS90 hanya bisa mengcounter sampai 9 ? 
Pada datasheet IC 74LS90, rangkaian dalam IC ini yaitu terdapat 3 JK Flip-flop dan 1 RS Flip-Flop sehingga output nya tidak sampai 15 karena tidak menggunakan JK flip-flop. Hal ini berbeda karena cara kerja RS Flip-Flop tidak sama dengan JK flip-flop sehingga output maksimum yaitu 1001 dalam desimal yaitu 9

4. Analisa kenapa output pada percobaan 2b pada IC 7493  bisa mengcounter sampai 15 ? 
Pada datasheet IC 7493, rangkaian dalam IC ini terdapat 4 JK Flip-Flop sehingga sesuai dengan Percobaan 1 coutput yang dihasilkan maksimum Sampai 1111 dalam desimal 15.






7. Download[Kembali]

Rangkaian Proteus [Disini]
Video Simulasi [Disini]
HTML [Disini]
Datasheet switch [Disini]
Datasheet IC 74LS90 [Disini]
Datasheet IC 7493 [Disini]


- Tidak ada komentar:

Laporan akhir 1 Modul 3





Laporan Akhir 1
Percobaan 1 Modul 3

1. Jurnal[Kembali]







2. Alat dan Bahan[Kembali]

Jumper
Gambar 1. Jumper

Panel DL 2203D 
Panel DL 2203C 
Panel DL 2203S
Gambar 2. Modul De Lorenzo




3. Rangkaian[Kembali]




4. Prinsip Kerja[Kembali]

Pada percobaan 1 ini merupakan percobaan Asynchronus Binary Counter dengan 4 bit yaitu dimana menggunakan 4 buah J-K Flip-Flop yang input J dan K nya dihubungkan menjadi 1 ke power sehingga menjadi T Flip-Flop. Ketika J-K dihubungkan ke power maka input J-K adalah logika 1 maka J-K mengalami kondisi toggle (berlawanan) dan karena inputnya juga diberi input clock yang dimana clock nya terdapat bulatan di depannya maka clock akan aktif pada saat kondisi fall time yaitu kondisi dimana clock akan mentrigger pada saat 1 ke 0, sehingga outputnya akan mengalami perubahan.

Karena clock mentrigger pada saat kondisi fall time, maka ketika input J-K nya 1 maka output Q akan 0, namun clock hanya mempengaruhi flip-flop pertama saja, sedangkan flip-flop kedua ketiga dan keempat itu clock nya bergantung dari output Q flip-flop sebelumnya. Sehingga setelah melakukan beberapa percobaan maka pada percobaan 1 ini counter akan mengalami counter up dari 0 sampai F.


5. Video Percobaan[Kembali]





6. Analisis[Kembali]

1. Analisa apa yang terjadi pada rangkaian percobaan 1 ketika input SR nya dihubungkan ke ground ketika SR aktif low ?

Diketahui rangkaian percobaan 1 menggunakan 4 JK flip flop yang dimana pada kaki SR adalah aktif low. Ketika kedua kaki disambungkan ke ground maka akan bersifat aktif low. Ketika ini terjadi terlihat pada rangkaian bahwa rangkaian berada pada posisi SET. Ini terjadi karena pada logika 0 maka output Q dan Q bar akan berlogika 1 yang dimana logika ini tidak dapat ditentukan. Jadi ketika rangkaian active low semua logic probe akan menyusun angka 1111 atau dalam desimal berarti 15.

2. Apa yang terjadi jika output Q bar masing" flip flop dihubungkan ke input clock flip flop selanjutnya ?
Pada rangkaian, ketika output Q bar masing masing dihubungkan ke flop, maka counter akan menghitung nilai maksimumnya yaitu 1111 atau 15, sehingga counter akan memulai dari 15 lalu sampai 0 yang dimana ini disebut counter down.



7. Download[Kembali]

  • Download HTML [klik disini]
  • Download Rangkaian Simulasi [klik disini]
  • Download Video Simulasi [klik disini]
  • Download Datasheet IC74LS112 [klik disini]

    • - Tidak ada komentar:

    TUGAS PENDAHULUAN M3 P2





    Tugas Pendahuluan 1 Modul 3
    (Percobaan 2 Kondisi 2)
    1. Kondisi[Kembali]

    Buatlah gambar seperti percobaan 2, ganti probe dengan LED, biasa dan ubah bsar sumber menjadi 3.3V

    2. Gambar Rangkaian Simulasi[Kembali]


    Percobaan 2a




    Percobaan 2b





    3. Video Simulasi[Kembali]







    4. Prinsip Kerja [Kembali]

    Pada eksperimen ini, kita diminta untuk melakukan perancangan ulang rangkaian percobaan 2 dengan mengganti indikator output menjadi LED dan mengubah sumber tegangan menjadi 3.3 V.

    Rangkaian ini terdiri dari dua IC, yaitu 74LS90 dan 7493, serta enam saklar. Terdapat satu sumber input clock yang terhubung secara paralel ke masing-masing IC melalui input CKA dan CKB. Selain itu, sumber tegangan juga diubah menjadi 3.3 V.

    Ketika rangkaian ini beroperasi, perubahan pada LED yang sedang aktif dapat teramati. Input CKA hanya mempengaruhi output Q0, sementara input CKB mempengaruhi output Q1, Q2, dan Q3. jasi bisa dikatakan bahwa Perubahan ini bergantung pada nilai input clock yang diterapkan pada CKA dan CKB pada masing-masing IC. Rangkaian ini juga dilengkapi dengan empat tombol reset. Ketika R0(1) dan R0(2) aktif dengan level rendah (aktif low), keduanya tidak berfungsi, namun jika keduanya diaktifkan, maka mereka akan melaksanakan fungsi set. Sama halnya dengan R9, saat R9(1) dan R9(2) diaktifkan, fungsi reset akan berjalan. dan apabila hanya  R0(1) dan R9(1) makan counter akan tetap dilanjutkan karena walaupun ada 2 reset yang diaktifkan namun berbeda kelompok maka tidak akan mempengaruhi output pada rangkaian

    untuk rangkaian 2a dan 2b itu prinsipnya masih sama namun yang membedakan adalah pada rangkaian 2b input CKB itu berasal dari output Q0 


    5. Download [Kembali]

    Download video percobaan klik
    Download rangkaian percobaan 2 kondisi 6 klik
    Download data sheet IC 74LS90 klik
    Download datasheet IC 7493 klik
    Download HTML klik


    - Tidak ada komentar:

    TUGAS PENDAHULUAN M3 P1





    Tugas Pendahuluan 1 Modul 3
    (Percobaan 1 Kondisi 9)
    1. Kondisi[Kembali]

    Buatlah rangkaian seperti pada gambar percobaan 1 dengan sumber 3,3V.

    2. Gambar Rangkaian Simulasi[Kembali]








    3. Video Simulasi[Kembali]







    4. Prinsip Kerja [Kembali]

    Pada percobaan 1 kondisi 9 ini, kita menggunakan 4 JK flip flop yang dimana input J dan K nya di satukan maka  akan menjadi T flip flop. Karena percobaan ini clock nya hanya dihubungkan pada flip flop pertama dan input selanjutnya bergantung kepada output sebelumnya maka dinamakan Counter Asynchronus. Pada percobaan ini clock akan mentrigger saat mengalami kondisi fall time (1 ke 0). Lalu karena J dan K bernilai 1 maka flip flop akan mengalami kondisi toggle atau berlawanan yang mana output Q nantinya akan berubah yaitu antara 1 dan 0. Dan dapat dilihat juga output Q pada flip flop pertama dihubungkan ke input clock pada flip flop kedua, maka clock nya akan mentrigger flip flop kedua pada saat kondisi fall time tadi.

    Sebagai contoh awal, semua output dari masing-masing flip flop adalah 0, lalu pada flip flop pertama karena J dan K bernilai 1 maka toggle, output Q1 akan bernilai 1, namun karena kondisi nya belum memenuhi karena syaratnya yaitu fall time maka output flip flop selanjutnya tetap 0. Lalu clock mentrigger lagi karena kondisi toggle maka output Q1 adalah 0, karena kondisinya memenuhi (fall time), maka clock juga mentrigger flip flop kedua sehingga output Q2 adalah 1. Karena pada Q2 mengalami kondisi rise time (0 ke 1) maka belum memenuhi kondisi untuk flip flop ketiga sehinigga output Q3 masih bernilai 0. Begitu seterusnya dan akan terus berlangsung sampai batas dari nilai bit nya yaitu 16.


    5. Download [Kembali]

  • Download HTML [klik disini]
  • Download Rangkaian Simulasi [klik disini]
  • Download Video Simulasi [klik disini]
  • Download Datasheet J-K Flip- Flop [klik disini]


    • - Tidak ada komentar:

    Counter



     1. Tujuan [kembali]

    1. Merangkai dan Menguji operasi logika dari counter asyncron dan counter syncronous. 
    2. Merangkai dan Menguji aplikasi dari sebuah Counter


    2. Alat dan Bahan [kembali]
    1. Panel DL 2203D 
    2. Panel DL 2203C 
    3. Panel DL 2203S 
    4. Jumper




     3. Dasar Teori [kembali]


    Counter  
    Counter  adalah  sebuah  rangkaian  sekuensial  yang  mengeluarkan  urutan statestate tertentu, yang merupakan aplikasi dari pulsa-pulsa inputnya. Pulsa input dapat berupa pulsa clock atau pulsa yang dibangkitkan oleh sumber eksternal dan muncul pada interval waktu tertentu. Counter banyak digunakan pada peralatan yang berhubungan  dengan  teknologi  digital,  biasanya  untuk menghitung  jumlah kemunculan  sebuah  o kejadian/event  atau  untuk menghitung  pembangkit  waktu. Counter yang mengeluarkan urutan biner dinamakan Biner Counter. Sebuah n-bit binary counter terdiri dari n buah flip-flop, dapat menghitung dari 0 sampai 2n - 1 . Counter secara umum diklasifikasikan atas counter asyncron dan counter syncronous.   
    a. Counter Asyncronous   
    Counter  Asyncronous  disebut  juga Ripple Through  Counter  atau Counter Serial (Serial Counter), karena output masing-masing flip-flop yang digunakan akan bergulingan (berubah kondisi dan “0” ke “1”) dan sebaliknya secara berurutan atau langkah demi langkah, hal ini disebabkan karena hanya flipflop  yang  paling  ujung  saja  yang  dikendalikan  oleh  sinyal  clock, sedangkan sinyal clock untuk flip-flop lainnya diambilkan dan masing-masing flip-flop sebelumnya.

     

    Gambar 3.3 Rangkaian Counter Asyncronous
       
     

    b. Counter Syncronous   
    Counter syncronous disebut sebagai Counter parallel, output flipflop yang digunakan bergulingan secara serempak. Hal ini disebabkan karena masing-masing flip- flop tersebut dikendalikan secara serempak oleh sinyal clock.

     

                               Gambar 3.4 Rangkaian Counter Syncronous


    - Tidak ada komentar:

    Laporan akhir 2 modul 2





    Laporan Akhir 2
    Percobaan 2 Modul 2

    1. Jurnal[Kembali]






    2. Alat dan Bahan[Kembali]

    Jumper
    Gambar 1. Jumper

    Panel DL 2203D 
    Panel DL 2203C 
    Panel DL 2203S
    Gambar 2. Modul De Lorenzo




    3. Rangkaian[Kembali]



    4. Prinsip Kerja[Kembali]

    Flip-flop T digunakan dengan menyeimbangkan keadaan masukan j dan masukan k menjadi satu keadaan atau satu keadaan, rangkaian ini mempunyai satu masukan dengan 2 keadaan keluaran Q dan Q', rangkaian ini akan beralih ketika masukannya 1 dan pin yang diset aktif, kondisi ini akan menyebabkan output berubah dari 0 ke 1 dan 1 ke 0 pada rangkaian cabang input B0  ke pin reset dan pin B1 ke set sedangkan B2 ke CLK atau clock. Set pin  akan mempengaruhi nilai Q sedangkan reset mempengaruhi nilai Q' dan nilai T akan menjadi nilai peralihan atau konversi dari 1 ke 0 atau sebaliknya.

                   


    5. Video Percobaan[Kembali]





    6. Analisis[Kembali]



    7. Download[Kembali]
    Rangkaian Proteus [Disini]
    Video Pratikum [Disini]
    Download HTML [Disini]

    - Tidak ada komentar:

    Laporan akhir 1 modul 2





    Laporan Akhir 1
    Percobaan 1 Kondisi 23 Modul 2

    1. Jurnal[Kembali]






    2. Alat dan Bahan[Kembali]

    Jumper
    Gambar 1. Jumper

    Panel DL 2203D 
    Panel DL 2203C 
    Panel DL 2203S
    Gambar 2. Modul De Lorenzo




    3. Rangkaian[Kembali]


    4. Prinsip Kerja[Kembali]

    J-K Flip-Flop

    Seperti yang diketahui bahwa J-K flip flop adalah pengembangan dari R-S Pada rangkaian J-K Flip-Flop kondisi terlarangnya hilang atau ditiadakan. Pada inputan R-S terdapat bulatan kecil yang menandakan bahwa inputan ini bersifat aktif low atau akan aktif saat berlogika 0. sesuai dengan kondisi yang telah dipilih bahwasannya input masukan pada R berlogika 0 dan S berogika 1, maka R-S Flip-Flop akan aktif karena R-S Flip-Flop bekerja pada aktif low dan mengakibatkan J dan K tidak aktif, maka apapun yang dilakukan pada input J dan K tidak akan mempengaruhi output dari rangkaian tersebut (secara otomatis  bagian J-K tidak diperhatikan). Berdasakan inputannya tadi maka disini yang aktif itu adalah kaki reset, yang mana jika kaki reset aktif, maka akan menghasilkan output pada kaki Q berlogika 0 dan pada kaki Q’ berlogika 1. Dan hal ini sesuai dengan tabel kebenaran RS flip flop.


    D Flip-Flop

    Selanjutnya pada rangkaian sebelah kiri yang merupakan rangkaian D Flip-Flop, sesuai dengan kodisi dimana input B5= don’t care dan B6= clock, sehingga pada B5 ini kita misalkan berlogika 0, maka apabila berlogika 0 yang akan menghasilkan output 0 atau akan aktif low, Hal ini mengakibatkan D tidak aktif, apapun yang dilakukan pada input D tidak akan mempengaruhi rangakain atau outputnya.untuk keluaran dari reset adalah 0 dan 1 dan hal ini sudah sesuai dengan tabel kebenaran                 


    5. Video Percobaan[Kembali]




    6. Analisis[Kembali]




    7. Download[Kembali]
    Rangkaian Proteus [Disini]
    Video Pratikum [Disini]
    Download HTML [Disini]


    - Tidak ada komentar:
    Langganan: Postingan (Atom)

    Laporan akhir 3 modul 2

    [KEMBALI KE MENU SEBELUMNYA] DAFTAR ISI 1. Jurnal 2. Alat dan Bahan 3. Rangkaian 4. Prinsip Kerja 5. Video Percoba...